Intel представила патент на архитектуру XBM, которая отказывается от дорогого кремниевого интерпозера в пользу последовательного интерфейса UCIe
Новая память переносит ячейки DRAM в заднюю часть кристалла (BEOL) с использованием тонкоплёночных транзисторов, что упрощает масштабирование и упаковку
XBM использует скорость передачи 32 GT/s по UCIe, что уже является текущим потолком спецификации без запаса на будущее
В патент заложена система самовосстановления с резервными каналами для повышения выхода годных при сборке высоких стеков
Патентная заявка Intel, опубликованная 2 июля 2026 года, раскрывает планы компании по созданию новой архитектуры высокопроизводительной памяти, которая должна снизить затраты на упаковку и устранить узкие места, связанные с интерпозерами в современных HBM. Документ, поданный ещё 26 декабря 2024 года, описывает Cross-Batch Memory (XBM) — «сверхвысокопроизводительную память с транзисторами заднего уровня», рассчитанную под форм-фактор HBM4, но заменяющую традиционную DRAM с её сверхширокой шиной на транзисторы back-end-of-line (BEOL) и последовательные соединения UCIe.
Источник изображения — tomshardware.com
Что предлагается
Конструкция представляет собой стек памяти, решающий проблему высокой стоимости сборки обычных HBM за счёт отказа от дорогого кремниевого интерпозера и уменьшения размеров корпуса, со встроенной системой исправления дефектов.
Источник изображения — tomshardware.com
В заявке описан стек кристаллов памяти, каждый из которых содержит ячейки DRAM типа «один транзистор — один конденсатор» (1T1C), изготовленные по технологии back-end-of-line. Кристаллы соединяются сквозными кремниевыми переходами (TSV), названными «желобами», и двусторонними высокоскоростными межсоединениями (HBI). Ёмкость каждого кристалла — около 1,5 ГБ: 768 «блоков данных» в сетке 32 × 24, сгруппированных в восемь каналов по восемь подканалов, со стеком до восьми кристаллов и масштабированием до шестнадцати. Данные покидают стек через связки UCIe на скорости 32 ГТ/с и идут через базовый кристалл.
Почему это важно: стена памяти
Чтобы понять масштаб изменения, стоит вспомнить устройство стандартной HBM. Кристаллы DRAM ставятся вертикально на базовый логический кристалл, соединяются через TSV и общаются с процессором через кремниевый интерпозер по чрезвычайно широкой параллельной шине — около 1024 бит на стек. Именно ширина даёт пропускную способность, но она же делает упаковку дорогой и мешает масштабированию: каждый проводник нужно проложить через интерпозер между памятью и вычислительным кристаллом.
Поскольку ИИ-ускорители растут быстрее, чем память успевает их питать, эта «стена памяти» стала главным ограничителем производительности. Отсюда и общее направление отрасли: почти все крупные производители сейчас атакуют интерфейс и организацию стека, а не саму вычислительную логику.
Первое изменение: ячейка переезжает наверх
Обычные ячейки DRAM формируются в front-end-of-line — базовом слое кремния, где изготавливаются транзисторы. XBM переносит ячейку 1T1C в back-end-of-line, то есть в слои металлов и переходов над транзисторным уровнем, используя тонкоплёночные транзисторы. Это позволяет разбить кристалл на множество мелких, независимо адресуемых блоков — и лежит в русле общей работы Intel над backend-транзисторами для размещения памяти непосредственно над логикой.
Источник изображения — tomshardware.com
Второе изменение: интерфейс
Вместо широкого параллельного PHY данные сериализуются в связки UCIe на 32 ГТ/с, а базовый кристалл выполняет сериализацию и десериализацию и направляет весь ввод-вывод на вычислительный кристалл. Переход на стандартное чиплетное межсоединение делает конструкцию «чиплет-ориентированной» и, по заявлению компании, упрощает и удешевляет упаковку по сравнению со стеком HBM на интерпозере.
Плата за это существенна: 32 ГТ/с — текущая максимальная скорость передачи в спецификации UCIe. То есть интерфейс уже работает на пределе, не оставляя очевидного запаса на будущие поколения, тогда как HBM традиционно наращивает пропускную способность с каждой ревизией стандарта.
Ремонтопригодность и упаковка
Отдельный акцент сделан на исправлении дефектов. Базовый кристалл несёт выделенные резервные каналы, встроенную систему самовосстановления (BISR), логику декодирования и отладки, а также четыре подканала избыточных массивов, служащих взаимозаменяемым резервом для дефектов в вышележащих кристаллах, — ремонт уже после сборки, критично важный для высоких стеков, где брак одного слоя губит весь модуль.
Источник изображения — tomshardware.com
Значительная часть заявки посвящена не самой ячейке, а способу монтажа. Описаны структуры «память на корпусе» (MoP) и «обратный свес», уменьшающие высоту стека по оси Z — обычный MoP добавляет от 300 до 350 мкм, — с одновременным отказом от ребра жёсткости для контроля деформации и подачей питания на DRAM напрямую от регулятора напряжения. Это и есть конкретное обоснование обещания «меньшего и более дешёвого корпуса».
Источник изображения — tomshardware.com
Не путать с ZAM
XBM не следует смешивать с ZAM (Z-Angle Memory) — архитектурой, разрабатываемой совместно с компанией SAIMEMORY и заявленной к представлению на VLSI Symposium 2026. Инновация ZAM лежит в области соединения: это девятислойный стек, собранный методом Fusion Bonding, с преимущественно традиционной DRAM и толщиной кремния между слоями около 3 мкм; цель — удвоить плотность пропускной способности относительно HBM4 с коммерциализацией к 2029 году. XBM же меняет сам транзистор DRAM и интерфейс. Вместе они говорят о том, что компания параллельно ведёт как минимум две альтернативы HBM — вполне логично для фирмы, начинавшей в 1968 году именно как производитель памяти.
Обязательные оговорки
Ограничения здесь обычные для патента. Заявка подана 18 месяцев назад, ни продукта, ни дорожной карты не существует — речь о потенциальных намерениях, а не о готовящемся к выпуску компоненте. Интерфейс UCIe уже упирается в потолок скорости, DRAM на backend-транзисторах не проверена в массовом производстве, а всей конструкции ещё предстоит доказать преимущество перед HBM4E — и перед собственным проектом ZAM.
