Synopsys показала первый тестовый кристалл PCIe 6.0 внутри трёхмерной сборки с соединением «лицом к лицу»
Физический уровень на 5-нм техпроцессе выдаёт 64 ГТ/с на линию и до 128 ГБ/с на восьми линиях
Решение получили переработкой существующего плоского кристалла: добавили сквозные отверстия и заново провели топологию
Следующий шаг — вынести физический уровень из стека в отдельный чиплет-концентратор на интерпозере
Synopsys опубликовала результаты испытаний кремния, который называет первым трёхмерным тестовым кристаллом PCIe 6.0. Это физический уровень (PHY) на техпроцессе 5 нм, встроенный в сборку со стыковкой кристаллов «лицом к лицу»: он работает на скорости 64 ГТ/с на линию и выдаёт до 128 ГБ/с на восьмилинейном соединении, используя сигнализацию PAM4, — причём «глазковые диаграммы» приёмника укладываются в требования стандарта по частоте битовых ошибок.
По словам компании, результата удалось добиться, разобрав существующий плоский (2D) тестовый кристалл PCIe 6.0, добавив сквозные отверстия в кремнии и заново выполнив схемотехнику и верификацию под трёхмерные библиотеки проектирования.
Источник изображения — tomshardware.com
Почему трёхмерная сборка ломает привычную схему
В монолитных чипах физические уровни PCIe размещают по периметру кристалла, вплотную к выводам корпуса: так проводники до подложки остаются короткими, а затухание и отражения сигнала — управляемыми. Схема 2.5D сохраняет этот порядок, размещая PHY вдоль внешнего края крайних чиплетов.
Гибридное соединение «лицом к лицу» такой возможности не оставляет. Нижний кристалл переворачивают, чтобы его слой перераспределения состыковался со слоем логического кристалла сверху, — и физические уровни PCIe оказываются повёрнуты в сторону, противоположную подложке, до которой им нужно достучаться. Вместо этого сигналы идут вниз через отверстия, прорезанные в толще кремния.
Проще говоря, разъём остаётся снизу, а выход из чипа теперь смотрит вверх. Вся инженерная задача сводится к тому, чтобы провести высокочастотный сигнал через «этаж» кремния, не потеряв его по дороге.
Почему сквозные отверстия нельзя ставить где угодно
Каждое сквозное отверстие (TSV) проходит через активный кремний и требует вокруг себя защитной зоны, поэтому расположить их прямо под физическим уровнем не получится. «Вы редко сверлите прямо вниз, в подложку корпуса», — пояснил изданию Electronic Design Манмит Валия, исполнительный директор по управлению продуктами в Synopsys. По его словам, трассировке приходится сначала подниматься на один из верхних слоёв металла, менять направление и только затем спускаться вниз.
Валия отметил и другие изменения: правила по электромиграции и топологии в трёхмерных сборках существенно иные, количество отверстий — это компромисс между пропускной способностью и взаимными наводками, а логика заказчика, расположенная над путём сигнала к подложке, остаётся отдельной сложностью, которую в компании рассчитывают решать итеративно, проект за проектом.
Отдельно осложняет дело кодирование PAM4: оно упаковывает по два бита в каждый символ, из-за чего запас по помехам заметно ниже, чем у более простой схемы NRZ, применявшейся вплоть до PCIe 5.0. Там, где раньше приёмник различал два уровня сигнала, теперь их четыре — и любая наводка от соседнего отверстия обходится дороже.
Альтернативный подход: как сделала Fujitsu
Процессор Monaka компании Fujitsu решает ту же задачу противоположным способом. Четыре вычислительных чиплета на техпроцессе N2, несущие 144 ядра Armv9, состыкованы «лицом к лицу» с чиплетами кеш-памяти на N5 через гибридное медное соединение, а контроллеры памяти и физические уровни для двенадцати каналов DDR5 вынесены на отдельный, сравнительно крупный кристалл ввода-вывода — за пределы связанного стека.
Это разумный компромисс: аналоговые блоки плохо переносят перевод на самые тонкие техпроцессы и почти не выигрывают от них в размерах, тогда как логика выигрывает сильно. Разделение позволяет печатать дорогую логику на передовом процессе, а «обвязку» — на более дешёвом и зрелом.
Куда идёт стандарт и что дальше
Поколения PCIe большую часть истории стандарта выходили с интервалом от пяти до семи лет, а теперь появляются примерно раз в два года. Спецификация восьмого поколения ожидается в 2028 году со скоростью 256 ГТ/с на линию.
По словам Валии, следующий сдвиг принесёт упаковка формата 3.5D: физические уровни PCIe полностью убирают из нижнего кристалла, заменяют их интерфейсом UCIe и переносят в боковой чиплет на интерпозере, который работает как многопротокольный концентратор сразу для Ethernet, PCIe и CXL. Сроков Synopsys не называет. В блоге компании отмечается, что ведущие заказчики уже оценивают техпроцессы ангстремного класса для верхних кристаллов своих стеков.
Для рынка это означает вполне понятную вещь: скорости интерфейсов растут быстрее, чем возможности упаковки, и узким местом становится не логика, а физика вывода сигнала наружу. Именно поэтому конструкции ускорителей и серверных процессоров ближайших лет будут отличаться друг от друга не столько ядрами, сколько тем, как разложены кристаллы в корпусе.
