Imec, ASML и TSMC достигли рекордного шага 50 нм для 2D-транзисторов на 300-мм пластинах

Imec — ведущий исследовательский центр в области передовых полупроводниковых технологий, — а также производитель литографического оборудования ASML и контрактный изготовитель чипов TSMC разместили на единой 300-мм пластине транзисторы как n-типа, так и p-типа с атомарно тонкими 2D-каналами. Шаг контактов составил 50 нм — это самый плотный шаг, когда-либо показанный для комплементарных 2D-устройств, и он находится в пределах передовых кремниевых техпроцессов.

Источник изображения — imec/ASML/TSMC

Работу представили 15 июня 2026 года на симпозиуме IEEE/JSAP по технологиям и схемам VLSI. Команда использовала однократное EUV-экспонирование для печати каналов длиной всего 28 нм. По данным imec, 94% интегрированных транзисторов переключаются корректно, а соотношение токов включения и выключения превышает 100 000. В n-канальных устройствах используется дисульфид молибдена (MoS₂), а в p-канальных — диселенид вольфрама (WSe₂) или дисульфид вольфрама (WS₂).

Не новый материал, а новая ступень интеграции

Двумерные дихалькогениды переходных металлов (TMD) изучают уже более десяти лет — imec изготавливает тестовые транзисторы на MoS₂ с конца 2010-х годов. Поэтому речь идёт не о прорыве в материалах, а о важной вехе в интеграции и масштабировании. Новизна в том, что обе полярности транзисторов создали вместе, на стандартном технологическом маршруте 300-мм пластины, а не как отдельные одиночные устройства, сформированные более грубой литографией.

Продемонстрированные транзисторы достигли активной ширины канала до 75 нм и эквивалентной толщины оксида около 2 нм. Обе полярности полностью выключались при нулевом напряжении на затворе. В imec отметили, что p-канальные устройства на WSe₂ показали результаты, близкие к лучшим лабораторным образцам, — это сокращает разрыв исторически более слабой p-стороны 2D-КМОП. Для сравнения: шаг 50 нм плотнее, чем шаг контактов 54 нм у узла Intel класса 10 нм.

Контактное сопротивление — главный барьер масштабирования

Контактное сопротивление долго оставалось основным препятствием для уменьшения 2D-транзисторов: атомарно тонкий канал переносит сравнительно малый ток, а переход между металлическим контактом и 2D-плёнкой ограничивает то, что способен пропустить канал. Отчасти причина в том, что металл фиксирует уровень Ферми полупроводника и повышает барьер Шоттки, который должны преодолевать носители заряда. Лабораторные устройства компенсировали это большими контактными площадками — но именно они и блокируют масштабирование шага, ради которого такие транзисторы и разрабатывают.

Чтобы разорвать этот компромисс, консорциум изменил привычный порядок сборки. Вместо осаждения металла на хрупкую плёнку после формирования канала команда сначала сформировала контактные канавки, заполненные вольфрамом, а затем перенесла 2D-канал поверх них и только потом нанесла затвор. В imec называют это «обратным» маршрутом изготовления тонкоплёночного транзистора: контакты располагаются снизу, а осаждённый затвор их перекрывает. С такой геометрией нижних контактов и связывают чистое поведение в выключенном состоянии, когда обе полярности перестают проводить при нулевом напряжении на затворе.

«Впервые мы достигли CPP 50 нм — показателя, который определяется и длиной затвора, и длиной истокового и стокового контактов, — не ухудшая производительность 2D n- и pFET», — сказал Гоури Санкар Кар, вице-президент по исследованиям и разработкам в области вычислительных и запоминающих устройств в imec. По его словам, ключевую роль сыграло однократное EUV-паттернирование, отработанное в тесном сотрудничестве с ASML. Согласно техническим данным, на снимках просвечивающей электронной микроскопии устройство на WS₂ с шагом 50 нм имело длину контакта 19 нм и ширину 256 нм.

Почему хватило обычного EUV без High-NA

28-нм каналы и 50-нм шаг напечатали за одно EUV-экспонирование — это в пределах разрешения стандартных EUV-сканеров с числовой апертурой 0,33. Работа ASML над High-NA EUV совместно с imec нацелена на куда более плотные шаги, которые иначе потребовали бы многократного паттернирования, но здесь 50-нм шаг не требует ни High-NA-оборудования, ни нескольких экспозиций. В ASML пояснили, что именно резкость разрешения EUV позволила уменьшить длину 2D-каналов, которые в более ранних демонстрациях на 300-мм пластинах оставались крупными из-за устаревшей литографии.

Этьен Де Портере, директор Центра разработки технологий ASML в Европе, отметил, что 2D-материалы потенциально позволяют делать транзисторы меньше и производительнее кремниевых, но прежние 300-мм образцы были довольно крупными. Благодаря более высокому разрешению EUV команде удалось получить TMD-транзисторы с длиной канала до 28 нм и с шагом, совместимым с самыми передовыми транзисторными узлами.

Конкуренты и место в дорожной карте

Imec не одинок в этой области: Intel ведёт собственную программу по 2D-материалам на 300-мм пластинах, а Samsung продемонстрировал выращивание монокристаллического MoS₂ в масштабе пластины. Университетские группы довели транзисторы на однослойном MoS₂ до шагов затвора, близких к 1-нм узлу. Но работа imec выделяется сочетанием сразу трёх факторов: интеграции комплементарных n- и p-типов, однократного EUV-паттернирования и релевантного узлу шага на полноценном 300-мм оборудовании.

2D-каналы стоят в большинстве дорожных карт после комплементарного FET (CFET) — и не только из-за плотности. Канал из TMD толщиной меньше нанометра позволяет затвору управлять каналом эффективнее, чем кремниевый нанолист толщиной в несколько нанометров, что обеспечивает переключение при более низком напряжении по мере сокращения длины затвора.

Долгосрочная дорожная карта imec размещает 2D-атомные каналы после 2030 года: появление CFET в imec ожидают около 2033 года, а переход на 2D-полупроводниковые каналы — ближе к 2041 году. Отраслевая дорожная карта IRDS при этом намечает 2D-каналы уже на 2034 год для узла 0,7 нм, что значительно выходит за рамки сегодняшнего кремния. TSMC только в конце прошлого года запустила массовое производство своего первого узла с круговыми затворами — N2; CFET, в котором n-тип размещается поверх p-типа, станет следующим шагом перед тем, как 2D-каналы дойдут до логических чипов.

Что ещё отделяет демонстрацию от производства

Несмотря на впечатляющий результат, до производственного процесса остаётся ряд нерешённых вопросов:

Интеграция пока квази-КМОП: материалы n- и p-типов размещаются рядом путём переноса плёнок на пластину, а не выращиваются вместе в едином монолитном процессе.
Перенос плёнки на пластину без остатков и с производственным выходом годных остаётся нерешённой задачей.
Нужны совместимые с фабриками низкоомные контакты, контролируемое легирование и подтверждённая долгосрочная надёжность.

Доктор Мин Цао, вице-президент и технический директор TSMC, описал цель сотрудничества как снижение рисков перехода от лабораторных образцов к массовому производству для новых канальных материалов и ускорение этого пути «от лаборатории к фабрике». Согласно опубликованным срокам imec и IRDS, переход станет актуальным не раньше 2030-х годов, и первой производственной ролью 2D-каналов, скорее всего, окажутся скромные устройства на обратной стороне пластины или в тыловой разводке, а не высокопроизводительная логика. Тем не менее инженерная работа, показанная на симпозиуме, сводит оставшиеся задачи к производственным проблемам, а не к вопросу о том, можно ли вообще создавать такие устройства с заданным шагом.